英特爾3nm，加入戰局！

格隆匯 01-18 16:16

本文來自格隆匯專欄：半導體行業觀察

在接受日本媒體IT Media 採訪時，英特爾日本負責人分享了公司在未來四年內重新奪回製程領先地位的計劃。

他表示。隨着 Alder 和 Raptor Lake 的 7nm（Intel 7）節點問世，Meteor Lake 的 4nm（i4）晶圓已經量產。Intel 4 工藝將帶來20% 的每瓦性能提升，並採用 EUV 光刻技術以獲得更好的良率和密度。

他進一步指出。英特爾還準備在 2023 年底推出其 3nm 等效工藝節點。這些晶圓專為服務器級至強芯片設計。第 5 代 Xeon Emerald Rapids-SP 將採用 Intel 3 工藝製造。Emerald Rapids 將在 Sapphire Rapids 一年內作為軟更新推出。值得一提的是，這將是最後一個採用 FinFET 晶體管的節點。

你可能想知道英特爾如何在六個月內量產兩個節點。但其實按照報道，英特爾的4nm（intel 4)和 3nm(intel 3)工藝由兩個獨立的團隊同時開發。這本質上是Tick Tock 模型的重新啟動，允許快速節點採用。

由此可見，在14nm苦苦掙扎幾年之後，英特爾將在今年進一步拉近和台積電和三星的差距，其IDM 2.0戰略，也使得他們成為了3nm代工的一個重要玩家。

三星台積電先後跨入

和5nm一樣，三星和台積電都率先進入了3nm時代。

在2022年六月份，韓國巨頭三星宣佈，公司已開始了採用環柵 (GAA) 晶體管架構的3納米 (nm) 工藝節點的初始生產。

三星表示，公司通過一個名為Multi-Bridge-Channel FET (MBCFET™) 的 GAA 技術，突破了 FinFET 的性能限制，通過降低電源電壓水平提高功率效率，同時還通過增加驅動電流能力提高性能。

三星在新聞稿中談到，通過公司專有技術利用了具有更寬通道的納米片，與使用具有更窄通道的納米線的 GAA 技術相比，三星的方案可實現更高的性能和更高的能效。也正是通過利用 3nm GAA 技術，三星將能夠調整納米片的通道寬度，以優化功耗和性能，以滿足各種客户需求。

在三星看來，GAA 的設計靈活性非常有利於設計技術協同優化 (DTCO)，這有助於提高功率、性能、面積 (PPA) 優勢。而與5nm工藝相比，三星第一代3nm工藝相比5nm功耗最高可降低45%，性能提升23%，面積減少16%，而第二代3nm工藝則功耗最高可降低50%，性能提高 30%，面積減少 35%。

自三星的這個3nm面世以來，圍繞着這個技術有了很多的紛爭，當中包括了客户和良率。但據韓國經濟日報在去年11月的報道，這家韓國科技巨頭正在與五到六家無晶圓廠客户共同開發先進芯片，最早將於 2024 年大量供應。消息人士稱，三星將使用其 3 納米技術為 Nvidia 製造圖形處理單元 (GPU)、為 IBM 製造中央處理器 (CPU)、為高通製造智能手機應用處理器以及為百度製造用於雲數據中心的人工智能芯片。

據知情人士在最近所説，現在三星的第一代 3 納米工藝節點的生產良率達到了“完美水平”，但沒有進一步詳細説明。“我們現在正在毫不拖延地開發第二代 3nm 芯片，”知情人士吿訴韓國經濟日報。

緊隨三星，晶圓代工龍頭台積電在2022年年底也舉行了盛大的慶祝儀式，重磅宣佈公司的3nm量產。

台積電方面表示，公司的 3nm 技術 (N3) 將是繼5nm 技術 (N5) 的又一次全節點跨越，並在推出時提供 PPA 和晶體管技術方面最先進的代工技術。與 N5 技術相比，N3 技術將提供高達 70% 的邏輯密度增益、在相同功率下高達 15% 的速度提升以及在相同速度下高達 30% 的功率降低。N3 技術開發進展順利。N3 技術將為移動和 HPC 應用程序提供完整的平台支持。

據semianalysis報道，N3 系列節點包括 N3B、N3E、N3P、N3X 和 N3S。其中許多是針對特定目的優化的小節點，但有所不同。（詳細可以參考文章《台積電最新工藝路線圖》）

N3B即原來的 N3，與 N3E 無關。與其將其視為 nodelet，不如將其視為一個完全不同的節點。

在 IEDM 2022 上，台積電透露了 N3B 的一些方面。N3B 具有 45nm 的 CGP，與 N5 相比縮小了 0.88 倍。台積電還實施了自對準接觸，從而可以更大程度地擴展 CGP。台積電還展示了 0.0199 μm2 的 6 晶體管高密度 SRAM 位單元。這僅縮小了 5%，這對於 SRAM 未來的擴展來説是個壞兆頭。（詳細內容請參考我們之前的文章《我們將見證SRAM的死亡？》）

semianalysis表示，與N5相比，台積電最初表示，N3在同等功率下性能提升約12%，同等性能下功耗降低27%。這將具有 1.2× SRAM 密度和 1.1× 模擬密度。

IEDM 上公開的高密度位單元僅將 SRAM 密度提高了約 5%，與最初聲稱的 20% 相去甚遠。

在 IEDM 期間，台積電透露 N3B 的 CGP 為 45nm，是迄今為止透露的最密集的。這領先於Intel 4的50nm CGP、三星4LPP的54nm CGP和TSMC N5的51nm CGP。

雖然邏輯密度的增加無疑是有希望的，但低 SRAM 密度增益意味着 SRAM-heavy 設計可能會經歷顯着的成本增加。N3B 的良率和金屬堆疊性能也很差。

正是由於 N3B 未能達到 TSMC 的性能、功率和產量目標，因此他們開發了 N3E。其目的是修復N3B的缺點。第一個重大變化是金屬間距略有放鬆。台積電沒有在觸點、V1、V2、M0、M1 和 M2 金屬層上使用多重圖案化 EUV，而是退縮並切換到單一圖案化。

至於3nm的用户，台積電魏哲家在日前的法説會上表示，公司3nm於去年第4季量產，高效能運算及智能手機客户需求超越供應能力，2023年將全產能生產。魏哲家説，升級版3納米制程將於今年第3季量產。

魏哲家表示，3納米及升級版3納米今年合計將貢獻中個數百分比（約4%至6%）營收，營收貢獻將高於5納米制程量產第1年的貢獻，客户產品設計定案數量也將是5納米的2倍以上。

從上述兩大晶圓廠的數據可以看到，3nm似乎很受客户歡迎。相關統計更是指出，到 2025 年，3 nm 工藝節點市場預計將達到 255 億美元，超過 5 nm 工藝的估計 193 億美元。

這也就難怪英特爾會在這個工藝上如此着緊。

英特爾來勢洶洶

在基辛格重返英特爾擔任CEO以後，他定下了雄心勃勃的IDM 2.0計劃。

時任英特爾代工服務總裁 Randhir Thakur（現在已經離職）在去年11月接受日經亞洲採訪時表示：“我們的目標是在本世紀末成為世界第二大代工廠，並且 [我們] 期望產生領先的代工利潤率”。

如上所説，3nm毫無疑問將成為英特爾的一個關鍵節點。

按照英特爾所説，Intel 3 將共享Intel 4 的一些特性，但足夠新來描述這個新的完整節點，特別是新的高性能庫。其每瓦性能比Intel 4 提高 18%。

因為英特爾把intel 4當作intel 3的基礎，外媒semiwiki也將其與台積電3nm比較，我們在這裏介紹一下已經有更多消息披露的intel 4的工藝細節，以給大家對intel 3的期望提供更多參考。

據介紹，Intel 4 是相對於 Intel 7 的全節點縮減，在相同的功率範圍內估計性能提高了 20%，或者在相同的時鐘下功率降低了 40%。這是英特爾自重新啟動其作為其他芯片設計商的客户代工廠以來宣佈的第一個全節點縮減，但該公司並不期望其新客户部署intel 4，儘管它強調他們將能夠如果他們願意，可以使用它。相反，英特爾認為，當該工藝可用時，其未來的前沿代工客户將主要瞄準intel 3，其原因之一是英特爾 4 針對高性能芯片進行了優化。

英特爾將在 Intel 4 工藝中將 EUV 引入製造，然後在 Intel 3 中深化該技術的使用。據英特爾稱，在沒有 EUV 的情況下，從Intel 7 到Intel 4，每個 CPU 需要使用的掩模數量將增加 30%。相反，Intel 4 所需的掩膜數量下降了 20%。總流程步驟減少了 5%。

與台積電一樣，英特爾最初對 EUV 的採用將受到限制。據報道，該公司正在使用 EUV 進行接觸，但僅限於某些金屬層和通孔。台積電和三星都將 EUV 用於觸點、通孔和金屬層。預計英特爾將通過Intel 3 擴大其對 EUV 的採用，因此這種差距將隨着時間的推移而縮小。

按照semiwiki在之前的報道中所説，英特爾所披露的Intel 4 的高性能單元密度約為Intel 7 的 2 倍。與Intel 4 相比，Intel 3 應該具有“更密集”的庫。如果假設Intel 3 的間距相同但軌道高度更小，那麼與Intel 10/7相比，得到的高性能單元密度約為 1.07 倍，高密度單元的密度約為 1.4 倍。

在Intel 3之後，英特爾的Intel 20A（2nm）將迎來Angstrom時代，利用GAA（RibbonFET）晶體管和PowerVia技術提高功率保持能力。英特爾的競爭對手台積電將在 2025 年採用其2nm 節點的 GAA，在芯片製造商遇到小型化極限時讓前者領先一步。

與 4nm 和 3nm 一樣，不同的團隊也將設計20A 和 18A 節點，以實現更快的部署。20A 將為 Arrow Lake 供電，而 18A 將（可能）用於 Lunar Lake 的製造，這是英特爾客户端 CPU 架構的第一次重大改組。如果英特爾的路線圖成功，屆時它將從其台灣競爭對手手中奪回工藝領導地位。