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本文來自格隆匯專欄：半導體行業觀察；作者：IRDS

編者按

本文是2022年更新的IRDS路線圖，以幫助大家瞭解芯片產業當前面臨的挑戰和未來發展方向。

由摩爾縮放實現的系統縮放受到電源和互連帶寬等資源稀缺的日益挑戰。 這在大數據與即時數據無縫交互的需求下變得更具挑戰性（圖MM-1）。 即時數據生成需要具有“始終在線”功能的超低功耗設備，同時需要能夠即時生成數據的高性能設備。 大數據需要豐富的計算、通信帶寬和內存資源來生成客户需要的服務和信息。

國際設備和系統路線圖 (IRDS) 的 More Moore IFT (International Focus Team ) 提供了邏輯和內存技術的物理、電氣和可靠性要求，以維持大數據、移動和雲（例如，物聯網 (IoT) 和服務器）應用所需的功率、性能、面積、成本 (PPAC) 擴展 。 對於主流/大批量製造 (HVM)，這是在 15 年的時間範圍內完成的。

預計以下系統驅動程序會影響More Moore 邏輯技術：

一、移動

• 異構集成

• 邊緣計算

• 增強現實 (VR/AR)

• 人工智能增強邊緣計算和連接（手機、6G、蜂窩、物聯網、Wi-Fi、無線連接、智能相機和揚聲器）以內容豐富的數據驅動任何數據、任何位置、最高速度和最低功率。

二、數據和 HPC 服務器——緩存集成、內存、IO

• 企業/雲中的 AI 加速器

• 編解碼器 ASIC - 24/7/365 連續運行視頻和音頻（編解碼器），最短 5 年

• 網絡 – 永遠在線，500W 功率範圍

• 高級駕駛輔助系統 (ADAS) 芯片 – 自動駕駛

• 用於 AI、圖形、HPC 的內存和 IO 解決方案

三、新型計算結構

• 神經處理單元

• 精細間距 3D 堆疊

• 可重新配置的計算結構

• 智能 2.5D 中介層

當前的現狀

半導體器件生產的主要部分用於數字邏輯，需要支持兩種器件類型的技術平台：1) 高性能邏輯，2) 低功耗/高密度邏輯。 該技術平台的主要考慮因素是速度、功率、密度、成本、容量和上市時間。 More Moore 路線圖提供了持續擴展 MOSFET 的實現視圖，以便在降低功耗和成本以及大批量生產的情況下保持改進器件性能的歷史趨勢。

以下應用推動了 IRDS 中解決的 More Moore 技術的要求：

• 高性能計算——在恒定功率密度下的更高性能（受熱限制）

• 移動計算——以恒定的功耗（受電池限制）和成本提供更多性能和功能

• 自主傳感和計算 (IoT)——旨在減少泄漏和可變性

技術驅動因素包括以下重點項目：

• 邏輯技術

• 基本規則縮放

• 性能助推器

• 性能-功率-面積 (PPA) 縮放

• 3D集成

• 內存技術

• DRAM 技術

• 閃存技術

• 新興的非易失性內存 (NVM) 技術

更多摩爾目標每 2-3 年為節點擴展帶來 PPAC 價值：

• (P)performance：在標定電源電壓下工作頻率提高 >10%

• (P)ower：在給定性能下，每次開關的能量減少 >20%

• (A)rea：芯片面積減少 >30%

• (C)ost：晶圓成本增加<30% – 微縮裸片的裸片成本減少15%。

系統擴展考慮邏輯、內存和 IO 解決方案的共同集成，帶來以下目標：

• TOPS（每秒萬億次操作）：吞吐量

• TOPS/W（每瓦 TOPS）：能效

• TOPSxTOPS/W/Area 是能源面積效率指標（又名 EDP：單位面積的能源延遲產品）

• TOPSxTOPS/W/Area 的 2.0-2.4 倍縮放，用於每幀、每次推理、每次訓練和/或每個pocket的節點縮放

這些縮放目標推動了該行業進行多項重大技術創新，包括高κ柵極電介質和應變增強等材料和工藝變化，以及在不久的將來，全環柵 (GAA) 等新結構；替代高遷移率通道材料，以及允許異構堆疊/集成的新 3D 集成方案。 這些創新將被快速引入，因此及時理解、建模和實施製造對於該行業至關重要。

值得注意的是，成本指標（芯片成本降低 15%）和每年都需要大量新產品的市場節奏正成為移動和高性能計算行業中越來越重要的目標。由於同時滿足嚴格要求所有品質因數 (FoM：figure-of-merits) 的應用，有必要推進一個有效的工藝技術列表，以將某些器件架構維持到其極限，例如將 finFET 架構推到 2025 年，同時確保快速過渡到 gate-all around 器件，這將持續超過十年。這種方法還將有助於在從一個邏輯代轉移到另一個邏輯代時以降低的風險維持成本。

由於多個圖案化光刻步驟，當晶圓加工成本隨着步驟數量的增加而變得更加昂貴時，這就變得更加困難。 然而，對於相同數量的晶體管，必須在每一代邏輯中將成本降低 15% 以上，這隻能通過溝道材料、器件架構、接觸工程（contact engineering）和器件隔離等新進展實現間距縮放。 增加的工藝複雜性也必須考慮到整體die成品率。

為了補償複雜性的成本，需要加速設計效率以進一步擴大面積以達到die成本調整目標。 這些設計引起的比例因子也在 ITRS 系統驅動技術工作組的早期工作中觀察到，並被用作校準因子以匹配行業的區域比例縮放趨勢。 設計比例因子現在被認為是 More Moore 技術路線圖中的關鍵要素之一。

未來的預測

在IRDS More Moore 路線圖中，預測了以下內容：

• 基本規則縮放預計將在 2028 年左右放緩並達到飽和。極紫外 (EUV) 技術將成為基本規則縮放的推動者，同時控制成本並降低工藝複雜性。 預計到 2028 年之後，過渡到 3D 集成和使用Beyond CMOS 器件實現互補的片上系統 (SoC) 功能。

• 基本規則縮放需要與設計技術協同優化 (DTCO) 結構相結合，以適應面積縮減以及收緊限制整體 SoC 面積縮放的關鍵設計規則。

• 3D 集成的一個主要挑戰是如何對系統進行分區以更好地利用設備、互連和子系統，例如內存、模擬和輸入/輸出 (I/O)。 寄生效應改進將成為 2022 年至 2028 年間節點性能改進的主要旋鈕，例如引入低κ器件間隔器。

• SiGe 和 2D 材料通道正變得越來越重要，以補充 Si 通道。

• 控制互連電阻、電遷移(EM) 和隨時間變化的介電擊穿(TDDB) 限制變得越來越困難。 由於 Cu 勢壘的非理想縮放導致較少的金屬化體積和表面和晶界界面處的散射增加，互連電阻現已進入指數增加狀態。 因此，需要新的阻擋層材料、基於原子層沉積 (ALD) 的阻擋層沉積和/或非銅金屬化解決方案。 除了電阻可擴展性之外，TDDB 還對給定低κ電介質的相鄰線之間的最小空間施加了限制，從而迫使介電常數（κ 值）縮放速度變慢。

• 預計從 2022 年到 2037 年，六個節點的性能對於有線加載數據路徑平均會有所改善，其中大部分改進發生在 2031 年左右從 3 個 GAA 設備過渡到 4 個 GAA 設備時。

• 預計從 2022 年到 2037 年跨越六個節點的片上系統 (SoC) 級面積將有所改善，但節點到節點的平均增幅小於 30%。

• 功率密度對縮放提出了重大挑戰，特別是由於 2031 年後的 3D 集成。因此，有必要在設備和架構中考慮熱因素。

• 在節點到節點的基礎上，平均每次開關減少的能量預計將限制在 20% 以下。 這是縮放的關鍵挑戰，因為電容和電源電壓降低速度減慢。

• DRAM 需要保持足夠的存儲容量，並且需要足夠的單元晶體管性能來保持未來的保留時間特性。 如果與引入新技術相比，成本縮放的效率變差，DRAM 縮放將停止，並採用 3D DRAM 單元堆疊結構。 或者，可以採用新的 DRAM 概念。

• 由於閾值電壓分佈的可控性限制，二維閃存密度不能通過基於電荷的設備的持續縮放而無限增加。 通過垂直堆疊存儲層，閃存密度將繼續增加，從而導致採用 3D 閃存技術。 由於複雜處理增加的互連和良率損失導致的陣列效率下降是進一步降低每比特成本效益的挑戰。目前，128層已經量產，192 層和 256 層也是可能的。

• 鐵電RAM (FeRAM) 是一種快速、低功耗和低壓非易失性存儲器(NVM) 替代品，因此適用於射頻識別(RFID)、智能卡、ID 卡和其他嵌入式應用。

  處理難度限制了它的廣泛採用。 最近，提出了基於 HfO2的鐵電場效應晶體管 (FET)，其鐵電性用於改變 FET 的閾值電壓 (Vt)，從而可以形成類似於 Flash 的 1T 單元。 如果開發成熟，這可以作為低功耗和非常快的類閃存記憶。

• 自旋轉移力矩磁RAM (STT-MRAM) 取代獨立的NAND Flash 似乎遙不可及 STT MRAM 現在大多不被視為獨立內存，而是嵌入式內存。 STT-MRAM 也將成為替代嵌入式閃存 (NOR) 的潛在解決方案。 這對於低功耗物聯網應用來説可能特別有趣。 另一方面，對於其他使用更高存儲密度的嵌入式系統應用程序，NOR Flash 預計將繼續佔據主導地位，因為它仍然具有更高的成本效益，並且能夠承受印刷電路板 (PCB) 焊接過程（約 250°C）而不會丟失其預加載代碼。

• 3D cross內存已被證明可用於存儲類內存 (SCM)，以提高 I/O 吞吐量並降低功耗和成本。 由於包括選擇器器件的存儲器完全在後道工序 (BEOL) 工藝中製造，因此堆疊多層以降低位成本相對便宜。

• 高密度電阻式RAM (ReRAM) 的開發因缺乏良好的選擇器設備而受到限制，因為簡單的二極管工作範圍有限。 然而，3D cross存儲器的最新進展似乎已經解決了這個瓶頸，如果其他技術問題（例如不穩定位）得到解決，ReRAM 可能會取得快速進展。

• PCM 提供了良好的縮放軌跡，克服了諸如 RRAM 中的高可變性和 MRAM 中的低 Ron/Roff 比率等負擔。

• 嵌入式內存與計算的更多融合有望通過將數據從內存移至/從計算中移出而導致性能和能量損失，這就是所謂的內存牆問題。 這將引入內存計算 (CIM) 陣列，以在特定的邊緣 AI 應用程序中發展。 CIM 陣列還將利用嵌入式 NVM 設備，這些設備可以集成到 BEOL 堆棧中，從而帶來更好的佔地面積，從而提高 TOPS/mm²指標。

眾所周知半導體行業的目標是能夠繼續擴展技術，以降低功耗和成本來提高整體性能。 組件和最終芯片的性能可以通過許多不同的方式來衡量：更高的速度、更高的密度、更低的功耗、外形尺寸的減少、物料清單的減少、更多的功能等。傳統上，尺寸縮放已經足以帶來上述這些性能優勢，但情況已不再如此。 處理模塊、工具、材料特性等對繼續擴展提出了艱鉅的挑戰。 我們已經確定了這些困難的挑戰，並在表 MM-5 和表 MM-6 中進行了總結。 這些挑戰分為近期的 2022-2028（表 MM-5）和長期的 2029-2037（表 MM-6）。

邏輯技術，何去何從

More Moore 路線圖側重於有效的解決方案，以在縮放尺寸和縮放電源電壓下維持性能和功率縮放。 基本規則縮放推動芯片成本降低。然而，這種縮放增加了總負載中寄生的部分，並帶來性能和功率縮放的規模收益遞減。 因此，有必要關注能夠縮放器件和互連寄生參數的技術縮放解決方案。

基本規則（Ground rule）縮放還需要啟用 DTCO 構造以適應面積減少以及收緊限制面積縮放的關鍵設計規則。 由於多重圖案化的成本上升和工藝複雜性，EUV 被用作以更少的工藝步驟對圖案緊密的基本規則進行補救。 基本規則和設備架構的預計路線圖如表 MM-7 所示。 基本規則的演變如圖MM-2所示。 不同代工廠和集成設備製造商 (IDM) 之間的節點命名尚未達成共識； 然而，預計的規則表明了符合 PPAC 要求的技術能力。 基本規則中的關鍵參數是柵極間距、金屬間距、鰭間距、柵極長度和 3D 層堆疊能力，它們是核心邏輯區域縮放的重要因素。

僅靠基本規則縮放不足以縮放單元高度，我們有必要將設計比例因子付諸實踐。 例如，標準單元高度將通過縮放標準單元中有源器件的數量/寬度以及縮放輔助規則（例如尖端到尖端、擴展、P-N 分離和最小面積規則）來進一步降低。

類似地，可以通過關注關鍵設計規則（例如邊緣鰭處的鰭終止等）並啟用諸如 contact-over-active 等結構來減小標準單元寬度。 此外，需要仔細選擇接觸結構，以降低結處電流密度增加的風險。 預計在 2028 年後，P 和 N 設備可以相互堆疊，從而進一步減少。

標準單元擴展的趨勢如圖 MM-3 所示。

2031 年之後，2D 幾何縮放沒有空間，此時將需要使用順序/堆疊集成方法對電路和系統進行 3D 超大規模集成 (VLSI)。 這是因為沒有放置觸點的空間，而且柵極間距縮放和金屬間距縮放導致性能惡化。 由於靜電惡化，預計物理溝道長度將在 12nm 左右飽和，而柵極間距減小為器件接觸保留足夠的寬度（~14nm），提供可接受的寄生效應。間距縮放的這一缺點已通過雙柵極間距處理得到妥協，其中松間距設備用於高性能單元，而緊間距設備用於高密度單元。

3D VLSI 有望為目標節點帶來 PPAC 收益，併為異構和/或混合集成鋪平道路。這種 3D 集成的挑戰是如何對系統進行分區，以更好地利用設備、互連和子系統，例如內存、模擬和 I/O。 這就是為什麼在 2031 年之後需要進行功能擴展和/或重大架構更改的原因。Beyond CMOS 和專業技術設備/組件有望將系統擴展到所需的單位功率密度和單位立方體的高系統性能。

為了在低電壓下保持微縮，近年來微縮專注於額外的解決方案以提高性能，例如使用向溝道引入應變；壓力助推器（stress boosters）； 高κ金屬柵極； 降低接觸電阻，改善靜電。 這樣做是為了補償柵極驅動損耗，同時需要降低高性能移動應用的電源電壓。

表 MM-8 顯示了設備架構、關鍵模塊和性能提升器的路線圖概述：

直到 2025 年，FinFET 仍然是可以持續擴展的關鍵器件架構。靜電和鰭片減少（即增加鰭片高度，同時減少單位面積的鰭片數量）仍然是提高性能的兩種有效解決方案。 由於收緊設計規則，預計寄生效應改進將繼續作為性能改進的主要旋鈕。

據預測，寄生效應仍將是關鍵路徑的性能。 為了降低電源電壓，需要過渡到 GAA 結構，例如橫向納米片，以通過改進的靜電來維持柵極驅動。 順序集成將允許通過採用單片 3D (M3D) 集成將設備堆疊在一起。 擴展重點將從提高單線程性能轉向降低功耗，然後發展到高度並行的 3D 架構，允許低 Vdd 操作和更多嵌入單位立方體體積的功能。有源區部分的擠壓將使其他設計規則成為設計縮放中的瓶頸，例如為電源軌預留的區域預計將通過器件接觸層下方的背面軌埋入，以將其分配給額外的單元內佈線。

在設備架構發生變化的同時，後續模塊也有望不斷髮展。 這些可能包括：溝道材料從 Si 演變為 SiGe、Ge、2D 材料； 接觸模塊從硅化物演變為提供更低肖特基勢壘高度 (SBH) 的新型材料，環繞式接觸集成方案可增加接觸表面積。

以下是這些方案的列表：

一、轉向新型架構

如前所述，finFET 可能會持續到 2025 年。到 2022 年之後，預計將開始向橫向 GAA 器件過渡，並有可能演進到涵蓋諸如 3D 混合邏輯存儲器應用等應用。 這種情況是由於鰭寬度縮放（飽和 Lgate 縮放以維持靜電控制）和接觸寬度的限制。 寄生電容損失、有效驅動寬度 (Weff) 和替代金屬柵極 (RMG) 集成對採用 GAA 提出了挑戰。 器件架構的預計演變如圖 MM-4 所示。FinFET 和 GAA 架構不僅導致完全耗盡的溝道，而且導致完全反轉的溝道（volume inversion）。 預計互補 FET (CFET) 將是 3D 形式橫向 GAA 的後續發展，其中 P 器件將堆疊在 N 器件上。

二、起始襯底（Starting Substrate）

體硅仍將是主流襯底，而絕緣體上硅 (SOI) 和SRB (strain-relaxation-buffer) 將用於支持更好的隔離（例如，RF 協集成）和高遷移率的無缺陷集成溝道。

三、高移動性溝道

Ge 和 III-V 等高遷移率材料有望通過提高本徵遷移率一個數量級來增加驅動電流。 隨着柵極長度的縮放，由於速度飽和，遷移率對漏極電流的影響變得有限。另一方面，每當柵極長度進一步縮小時，載流子傳輸就會變成彈道（ballistic）。 這允許載流子的速度，也稱為“注入速度”，隨着遷移率的增加而縮放。 由於較低的有效質量，具有大部分彈道的漏極電流增加了注入速度，因此導致漏極電流的增加。

然而，高遷移率器件的低有效質量實際上會在更高的電源電壓下導致高隧道電流。 這可能會降低 III-V 族器件在功函數調整（例如，閾值電壓增加）後的有效性能，以降低泄漏電流（Ioff）以補償隧道電流。

高遷移率溝道的另一個考慮因素是較低的密度狀態。 電流與通道中漂移速度和載流子濃度的乘積成正比。 這需要正確選擇柵極長度 (Lg)、電源電壓 (Vdd) 和器件架構，以便最大化這種倍增，其中這些參數的選擇將因所用溝道材料的類型而異。 這都需要整體解決。

高移動性溝道很可能會以專用於高性能功能的 3D 堆疊層的形式出現，例如高速 IO、大電流模擬驅動器、RF、光子器件、電源管理等，這不需要遵循積極的尺寸縮放。 在整個系統中改進性能和啟用新功能需要權衡成本，這取決於對新工具和晶圓廠基礎設施的大量投資。

另一方面，增加採用高遷移率溝道的垂直堆疊納米片的數量可以在減少佔地面積的情況下實現非常高的性能。

四、應變工程

在過去十年中，應變工程已被用作最有效的解決方案之一，如 32 納米節點和更早的節點 所示。 然而，這些壓力源的影響可能無法直觀地外推到較新的節點。 隨着柵極間距的縮小，源極/漏極外延 (S/D EPI) 接觸和應變鬆弛緩衝器 (SRB) 上的 SiGe 仍然是有效的助推器，可在高遷移率溝道材料上將遷移率擴大一倍以上. 用於 PMOS 的 SiGe 通道和用於 NMOS 的應變 Si 通道已經在使用 SRB [ 的 7nm CMOS 平台和環柵器件上成功演示。

其他應變工程技術還包括柵極應力源和接地平面應力源，它們採用 NMOS 的有益垂直應力分量。 降低寄生器件電阻將源極/漏極串聯電阻控制在可容忍的範圍內將變得越來越困難。 由於電流密度的增加，同時具有更小尺寸的更低電阻的需求提出了巨大的挑戰。

據估計，在當前技術中，串聯電阻會使飽和電流降低 40% 或更多。 隨着柵極間距縮放，外部電阻對驅動電流的影響預計會變得更糟。此外，通過縮放增加互連電阻預計需要器件接觸的電阻值低得多。

為了最大限度地發揮高遷移率溝道在漏極電流中的優勢，降低接觸電阻變得更加重要。硅化物觸點無法通過柵極間距縮放來保持所需的接觸電阻降低以及通過改進驅動來降低溝道電阻。 金屬-絕緣體-半導體 (MIS) 觸點實現了一種有前途的減少，它利用金屬和半導體界面之間的超薄電介質。 這降低了費米能級釘扎，因此降低了肖特基勢壘高度 (SBH) 。 這種 SBH 減少是由於金屬感應帶隙態 (MIGS) 的指數衰減引起的，該指數衰減在電介質的帶隙中引起電荷密度積累。

五、減少寄生器件電容

器件的柵極和源極/漏極端子之間的寄生電容預計會隨着技術規模的擴大而增加。 事實上，每當考慮標準單元上下文時，該組件變得比溝道電容相關的負載更重要，並且由於堆疊設備之間未使用的空間而在 GAA 結構中甚至更高。 需要關注低 κ 間隔材料，甚至空氣間隔。 這些仍然需要為 S/D 接觸形成提供良好的可靠性和蝕刻選擇性 。

此外，通過增加器件高度（鰭片/納米片堆疊）來提高 finFET 或橫向 GAA 器件交流性能存在很大限制。 每個開關的能量與延遲關係似乎很快就會飽和，然後隨着器件高度的增加而下降。 關鍵寄生改進的縮放趨勢如圖 MM-4 所示。

六、增加每個地方的驅動器

如果在增加鰭片高度或堆疊 GAA 器件的數量的同時可以積極地縮放器件間距，FinFET 和橫向 GAA 器件可以在單位面積上實現更高的驅動（通過在三維中啟用驅動）。 這將增加單位封裝內的驅動力，但會在柵極和觸點之間的邊緣電容與串聯電阻之間產生折衷。 這種減少鰭片數量同時通過增加鰭片高度來平衡驅動器的趨勢被定義為鰭片減少策略，它也同時降低了標準單元高度，因此也減少了整體芯片面積。互補 FET 將進一步擴展每個佔位面積的驅動器 在 N 上堆疊 P 設備，反之亦然。 這將大大增加單位佔地面積上的設備數量。

七、改善靜電

FinFET 提供良好的靜電完整性，因為它的高窄溝道由三側的柵極控制，可以放寬鰭片厚度的縮放要求。結形成工程（Junction formation engineering）、EOT 縮放和Dit (density of interface traps) 減少是維持溝道中靜電控制的潛在解決方案。 LGAA 器件通過從器件通道的所有側面提供柵極控制，帶來比 finFET 更好的靜電特性。 由於器件相互堆疊，器件之間的間距需要保持較小，以減少源極/漏極和柵極之間的寄生電容，同時仍為柵極電介質和 Vt 調節功函數金屬沉積留出足夠的空間。

八、改善設備隔離

除了靜電引起的溝道泄漏外，還有其他潛在的泄漏源，例如sub-fin泄漏或穿通（punchthrough）電流。 該漏電流從源極流過鰭片的底部到漏極。 由於 Ge 的有效質量低，這在 SiGe 和 Ge 溝道中變得更成問題。 溝道下方的平面摻雜、電介質隔離和量子阱可能會解決此泄漏問題； 因此改善靜電。

九、減少工藝和材料變化

減少可變性將進一步允許電源電壓 (Vdd) 縮放。 控制溝道長度和溝道厚度對於保持通道中的靜電非常重要。 例如，這需要控制鰭片的輪廓和光刻工藝，以降低 CD 均勻性 (CDU)、線寬粗糙度 (LWR) 和線邊緣粗糙度 (LER)。 無摻雜通道和低變化功函數金屬將減少閾值電壓的變化。隨着高遷移率材料的引入，需要柵疊層鈍化來減少與界面相關的變化並保持靜電和遷移率。

十、Beyond CMOS 的特定應用功能和架構

對於互補的 SoC 如如存儲器選擇器、交叉開關（cross-bar switch）等功能，MOSFET 縮放可能變得無效和/或成本非常高。全新的非 CMOS 類型的邏輯器件甚至可能是新的電路架構是潛在的解決方案。

理想情況下，此類解決方案可以集成到基於 Si 的平台上，以利用已建立的處理基礎設施，並能夠將 Si 設備（例如存儲器）包含在同一芯片上。 即使是 Beyond CMOS 技術和/或計算的早期採用也可能在 2028 年左右被鐵電 FET、BEOL 氧化物晶體管、IGZO 和/或用於超低功率應用的 2D 材料以及用於神經形態應用的憶阻器採用。

預計路線圖邏輯核心器件的電氣規範列於表MM-9。此版本的More Moore路線圖包括More Moore 平台器件的邏輯和模擬規範。 模擬規格源自邏輯器件的器件目標，但這可能需要放寬同一晶圓上接觸的多晶硅間距，以允許更長的溝道長度。 還會有可靠性和匹配等考慮因素，其中需要降低性能目標以努力滿足這些併發目標，例如通過堆疊設備增加過驅動電壓。

晶體管的一個重要速度指標是固有延遲 (CV/I)，其中 C 包括柵極電容加上柵極邊緣電容。 已發現這些邊緣電容大於溝道區域上的固有電容。 這需要對設備中的寄生組件進行建模。 通道上的總邊緣電容與柵極電容的比率隨着縮放而增加。

為了捕獲線載數據路徑的行為以將設備參數連接到 SoC，我們使用基於環形振盪器的電路模型，其中每個級都使用驅動線載的 D4 反相器實現，其分支驅動三個 D4 反相器。

在此數據路徑模型中，每個階段的延遲由下面給出的 Elmore 表達式近似計算：

Tdel=0.69*Rdr*Cint + (0.69*Rdr+0.38*Rw)*Cw+0.69*(Rdr+Rw)*Cout

其中 Rdr 是驅動器的電阻，Cint 是驅動器輸出端的電容，Rw 是導線電阻，Cw 是導線電容，Cout 是由於柵極連接到負載而產生的負載電容。 對於超過 10nm 的邏輯技術，通常發現主導項是 Rw*Cout。 這意味着如果互連的寄生電阻沒有改善和/或標準單元的寄生負載沒有減少，那麼增加驅動器強度也無濟於事。

還可以使用目標緊湊模型（例如虛擬源模型 (VSM)）提取電路級參數，例如延遲和每級功率，這是來自麻省理工學院的開源分佈。 此建模的詳細信息以及互連如何在標準單元上下文中與設備耦合，我們可以在文章進行了解釋。在表 MM-10 中，我們展現了 PPA 指標的預計縮放以及標準單元和位單元佈局特徵（例如，活動設備的數量、Weff 等） 。

由於線電阻對性能的負面影響，特別是在 2028 年之後，預計從 2022 年到 2037 年跨六個節點的性能擴展對於具有線負載的數據路徑會有温和的增加。我們還考慮了線長（Wirelength）減少作為面積縮放轉換的函數，以減少與導線相關的負載電容和電阻。 預計 2031 年之後，由於 3DVLSI，線長將進一步減少。

預計每次開關減少的能量將變得有限。 這主要是通過鰭片/器件減少來實現的，這也使單元高度降低，從而帶來了導線和單元相關電容的縮放。 我們還認為如 contact-over-active、單擴散斷裂、N 和 P 之間的介電間隔等 DTCO 構造，將進一步減小標準單元寬度。 路由門（Routed gate）密度在 2028 年之前得到改善。在 2031 年之後，預計通過順序/堆疊集成（全尺寸 3DVLSI）進行的 3D 擴展將進一步保持每單位立方體功能數量的擴展。

由於標準單元和位單元密度在節點到節點的基礎上有所提高，因此可以在給定的 SoC 封裝中集成更多功能。假設移動 SoC 集成的足跡會跨代增加，因為新添加的功能超過了縮小的範圍。

因此，內存數量以及圖形處理單元 (GPU) 處理器和神經處理單元 (NPU) 分別遵循 SRAM 和標準單元的密度縮放，如果更多並行架構的趨勢繼續下去。 另一方面，每個節點的中央處理單元 (CPU) 數量是基於假設的節點到節點吞吐量縮放 1.7 倍來確定的。

換句話説，系統時鐘頻率的改善較少將意味着需要更多的 CPU 才能達到吞吐量目標。 由於 DTCO、橫向納米片的進步，隨後是器件堆疊（例如 P-over-N）和 3D VLSI，相同功能的 SoC 足跡比例因子仍然可以保持。邏輯技術的集成能力顯示在圖 MM-6（NAND2 等效標準單元密度以及位單元密度的數量）

表MM-11給出了SoC的預計功率和性能擴展。

由於增加的寄生效應和有限的柵極驅動 (Vgs-Vt) 作為比例函數，預計時鐘頻率只會略有提高。 2028 年之後，堆疊器件數量的增加、低 k 材料和 3D-VLSI 有助於通過 3D 中的單元分割來減少線長。 此外，如果芯片需要在恒定功率密度下運行，熱（增加功率密度）約束會降低平均頻率。 基本上，如果不採取任何措施來緩解熱問題，則需要更頻繁地節流 CPU 以保持相同的功率密度。 由於電源電壓 (Vdd) 的放緩和電容縮放在路線圖末尾的放緩，功率降低的速度趨於平坦。 ITRS 系統驅動程序技術工作組也討論了這種關於功率受限 CPU 吞吐量擴展的觀點。 圖 MM-7 顯示了頻率、面積和能量方面的這些趨勢對面積效率性能 (TOPS/mm2) 和能效性能 (TOPS/W) 等系統指標的影響。

互聯技術和3D異構集成

互連線面臨的最大挑戰是引入滿足導線導電性要求、降低介電常數並滿足可靠性要求的新材料。至於導電性，必須減輕尺寸效應對互連結構的影響。 未來有效的 κ 要求排除了對雙鑲嵌結構使用溝槽蝕刻停止。尺寸控制是當前和未來幾代互連技術的關鍵挑戰，由此產生的蝕刻困難挑戰是在低 κ 介電材料中形成精確的溝槽和通孔結構，以降低電阻電容 (RC) 的可變性。用於集成的鑲嵌方案需要嚴格控制圖案、蝕刻和平面化。

為了獲得最大性能，互連結構不能在不產生不希望的 RC 退化的情況下容忍配置文件的可變性。 這些尺寸控制要求對用於測量高縱橫比結構的高通量成像計量提出了新的要求。 還需要新的計量技術來在線監測附着力和缺陷。 更大的晶圓和限制測試晶圓的需求將推動更多原位過程控制技術的採用。 表 MM-12 突出顯示並區分了最主要的挑戰，而表 MM-13 顯示了互連擴展路線圖。

一、導體

預計銅 (Cu) 仍將是互連金屬的首選解決方案，至少到 2028 年仍是如此。而非銅解決方案（例如 Co 和 Ru）預計將用於局部互連 (M0)。 另一方面，由於電遷移的限制，局部互連（中間線 (MOL)）、M1 和 Mx 層將嵌入非銅解決方案，例如鈷 (Co)，特別是對於通孔，由於它具有更好的集成窗口，可以在 EM 性能之上填充狹窄的溝槽，並且與縮放尺寸的 Cu 相比，它具有更低的電阻。 儘管由於 Cu 中的電子散射或非 Cu 溶液（例如 Co）中較高的體電阻率導致的電阻率增加已經很明顯，但是分層佈線方法（例如線長度與寬度的比例縮放）仍然可以克服該問題。

二、阻隔金屬

Cu 佈線阻擋材料必須防止 Cu 擴散到相鄰的電介質中，而且還必須與 Cu 形成合適的高質量界面以限制空位擴散並實現可接受的電遷移壽命。 Ta(N) 是一種眾所周知的工業解決方案。 儘管等離子氣相沉積 (PVD) 沉積的 Ta(N) 的縮放比例有限，但可以通過化學氣相沉積 (CVD) 或原子層沉積 (ALD) 沉積的其他氮化物，例如 Mn(N)，最近引起了人們的關注。 至於新興材料，自組裝單分子層（SAM）被研究為下一代的候選材料。

三、金屬間電介質 (IMD)

由於可製造性問題，IMD κ 值的降低正在放緩。 低 k 材料較差的機械強度和粘附性能阻礙了它們的結合。 CMP 過程中的分層和損壞是開發早期的主要問題，但對於大規模生產，還必須達到承受組裝和封裝過程中施加的應力所需的硬度和粘合性能。 與高度多孔的超低 κ (κ ≤ 2) 材料集成相關的困難變得更加明顯，氣隙（air-gap）技術是降低層間電容的替代途徑。 作為新興材料，金屬有機骨架（MOF：metal organic framework）和碳有機骨架（COF：carbon organic framework）可以提倡。

四、可靠性——電遷移

在路線圖的早期版本中已經建立了一個有效的縮放模型，其中假設空隙位於互連線的陰極端，該互連線包含單個過孔，其漂移速度由界面擴散決定。該模型預測壽命與 w 成比例 *h/j，其中 w 是線寬（或通孔直徑），h 是互連厚度，j 是電流密度。

儘管幾何模型預測每一代新產品的壽命都會減少一半，但它也會受到互連尺寸的微小工藝變化的影響。 Jmax（最大等效直流電流密度）和 JEM（電遷移極限處的直流電流密度）受互連幾何形狀的限制縮放。 由於互連橫截面的減小和最大工作頻率的增加，Jmax 隨着縮放而增加。

在過去幾年中，人們積極討論了克服窄線寬壽命縮短的實際解決方案。 最近的研究表明，晶粒結構在促進漂移速度以及 45 納米節點以外的 EM 可靠性方面發揮着越來越重要的作用。 具有 Cu 合金種子層（例如，Al 或 Mn）的工藝解決方案已被證明是延長使用壽命的最佳方法。 其他方法是插入薄金屬層（例如，CoWP 或 CVD Co）在 Cu 溝槽和電介質 SiCN 勢壘之間以及短長度效應的使用。 短長度效應已有效地用於擴展導線的載流能力，並主導了互連的電流密度設計規則。

五、可靠性——隨時間變化的介電擊穿

基本上，介電可靠性可以根據故障路徑和機制進行分類，如圖 MM-8 所示。 雖然已經確定了大量因素和機制，但物理理解還遠未完成。 例如，在直接影響 Vmax（或最小電介質間距）估計的 TDDB 壽命建模中，有必要正確考慮 LER、電壓依賴性等。

在討論完互聯帶來的挑戰以後，3D異構集成又是我們關注的另一個關鍵點。

每個邏輯工藝都需要添加新功能以保持單價不變（以保持利潤率）。 但由於以下挑戰，這變得越來越困難：

• 留在板上/系統上以共同集成的功能更少

• 按功能專門化的異構內核——每個專用內核都需要專門的性能改進要求

• 封裝外存儲器——與邏輯共同集成的成本很高，技術與基線 CMOS 不兼容（可能需要晶圓/芯片級堆疊）

到目前為止，通過同時縮放柵極間距、金屬間距和單元高度縮放，已經能夠降低芯片成本。 預計這將持續到 2028 年，這將伴隨着細間距 3D 堆疊組裝，例如 ubump 堆疊和混合鍵合 。

3D 器件（例如，finFET、橫向 GAA 和 CFET）和 DTCO 構造在單元和物理設計中可能會追求單元高度縮放。然而，由於電氣/系統優勢的減少以及 SoC 級面積減少/成本的減少，預計這種縮放路線將面臨更大的挑戰。因此，有必要尋求 3D 集成路線，例如器件堆疊、細間距層轉移和/或單片 3D（或順序集成）。這些追求將保持系統性能和功率增益，同時可能保持成本優勢，例如在其他地方處理昂貴的非縮放組件並使用適合每層功能的最佳技術。

3D 堆疊路線應考慮已知良好的die分類和測試方法，以提高堆疊良率，其中由於測試和晶圓分類挑戰，晶圓到晶圓堆疊需要對每個堆疊晶圓進行非常高的良率工藝。 在裸片堆疊中添加更多異質性需要仔細規劃層的劃分方式，例如在邏輯裸片之上放置較小的 I/O 裸片將需要邏輯裸片中的大量 2D 佈線以扇入來自相應邏輯塊的連接邏輯層到上面 IO 層中的 I/O。此路由本身會在邏輯層中引入一些面積損失。總體權衡還應包括組裝/堆疊良率和額外的晶圓工藝步驟，例如TSV、晶圓減薄、Cu 墊/uBump 處理。

3DVLSI 可以在柵極或晶體管級佈線。 3DVLSI 提供了堆疊層的可能性，從而在層級實現高密度接觸（每平方毫米高達數百萬個通孔）。 由於導線長度的減少，柵極級別的分區允許 IC 性能提高，同時通過在 pFET 上堆疊 nFET（或相反）在晶體管級別進行分區，從而實現兩種類型晶體管的獨立優化（通道材料/基板方向的定製實現） /溝道和升高的源/漏應變等），同時與平面協同集成相比能夠降低工藝複雜性，例如在 SiGe pFET 之上堆疊 III-V nFET。 這些高遷移率晶體管非常適合 3DVLSI，因為它們的工藝温度本來就很低。

3DVLSI 具有高接觸密度，還可以實現需要與高密度 3D 通孔進行異構協同集成的應用，例如用於氣體傳感或高度微型化成像器的帶有 CMOS 的 NEMS。 集成器件堆疊器件（例如 N 上的 P 器件）以解耦溝道工程（例如 PMOS 的 Ge 溝道）以獲得更好的性能的勢頭很大。 然而，通過自由選擇更好的襯底實現的更高層的更好性能應該考慮到與最底層的設備相比，由於在較低的温度預算下處理它們而導致的潛在性能下降。

為了解決從 2D 到 3DVLSI 的過渡，路線圖中計劃了以下幾代產品：

• Die-to-wafer和wafer-to-wafer堆疊（表 MM-15）

• 方法：細間距電介質/混合鍵合和/或倒裝芯片組裝

• 機遇：減少系統材料清單、異構集成、高帶寬和邏輯上的低延遲內存

• 挑戰：設計/架構分區、配電網絡、熱

• Device-on-device（例如，P-over-N 堆疊）

• 方法：順序集成

• 機會：減少標準單元和/或位單元的 2D 足跡

• 挑戰：最小化互連開銷是 N&P 實現低成本的關鍵

• 添加邏輯 3D SRAM 和/或 MRAM 堆棧（嵌入式/堆棧）

• 方法：順序集成和/或晶圓轉移

• 機會：2D 面積增益，邏輯和內存之間更好的連接，從而實現系統延遲增益。

• 挑戰：如果使用堆疊方法，解決較低層互連的熱預算，重新審視高速緩存層次結構和應用程序要求、電源和時鐘分配

• 添加模擬和 I/O o 方法：順序集成和/或晶圓轉移

• 機會：為設計師提供更多自由並允許整合高流動性渠道，將非縮放組件推到另一層、IP 重用、可擴展性、高級 IO 電壓支持節點

• 挑戰：熱預算、可靠性要求、電源和時鐘分配

• True-3D VLSI：集羣功能堆棧

• 方法：順序集成和/或晶圓轉移

• 機會：除了 CMOS 替代之外的補充功能，例如神經形態、高帶寬存儲器或包含有利於 3D 的新數據流方案的純邏輯應用程序連接。 應用示例包括神經形態結構中的圖像識別、寬 IO 傳感器接口（例如 DNA 測序、分子分析）和高度並行的內存中邏輯計算。

• 挑戰：構建低功耗低頻和高度並行接口的應用程序可以利用，將應用程序映射到非馮·諾依曼架構。

在邏輯縮放的過程中，我們還需要考量到缺陷要求和設備可靠性。

首先看前者，More Moore縮放需要增加金屬化層的數量，如果圖案技術沒有進步，我們需要增加掩模數量。 從 193i 光刻到 EUV 的預期過渡將有可能節省掩模。 然而，由於 3D 集成的前端 (FEOL) 和中線 (MOL) 集成對金屬化和重複掩模的需求增加，預計掩模數量將在 2031 年之後增加。 這反過來會增加工藝的複雜性，從而增加缺陷率 (D0) 的要求。 所需的 D0 水平預計會顯著降低（表 MM-16）。

再看後者。

可靠性是幾乎所有集成電路用户的重要要求。 由於 (1) 縮放，(2) 新材料和設備，(3) 要求更高的任務配置文件（更高的温度、極端壽命、高電流），以及 (4) 越來越多的限制，實現所需可靠性水平的挑戰正在增加時間和金錢。

與此同時，由於需要在短時間內引入多項重大技術變革，這些可靠性挑戰將變得更加嚴峻。 變化之間的相互作用會增加理解和控制故障模式的難度。此外，必須同時處理幾個主要問題會佔用有限的可靠性資源。

可靠性要求高度依賴於應用。 對於大多數客户而言，儘管大規模技術變革存在固有的可靠性風險，但在未來 15 年內仍需要保持當前的總體芯片可靠性水平（包括封裝可靠性）。 但是，也有一些利基市場需要提高可靠性水平。 需要更高可靠性級別、更惡劣環境和/或更長使用壽命的應用比主流辦公和移動應用更難。 請注意，由於縮放，恒定的整體芯片可靠性水平需要每個晶體管的可靠性不斷提高。 滿足可靠性規範是一項關鍵的客户要求，未能滿足可靠性要求可能是災難性的。

一、器件可靠性難題

表 MM-14 列出了近期最主要的可靠性挑戰。 第一個近期可靠性挑戰涉及與 MOS 晶體管相關的故障機制。故障可能是由於柵極電介質的擊穿或器件參數（如閾值電壓和漏電流）的退化超出可接受的限度而引起的。 失敗時間隨着擴展而減少。根據電路的不同，可能需要多次軟擊穿才能產生 IC 故障，或者電路可能會運行更長時間，直到初始退化點發展為“硬”故障。 與閾值電壓相關的故障主要與在反轉狀態下的 p 溝道晶體管中觀察到的負偏置温度不穩定性和 n 溝道晶體管中類似的正偏置温度不穩定性有關。 增強最終產品可靠性的老化選項可能會受到影響，因為它可能會加速負偏置温度不穩定性 (NBTI) 變化。

IC 用於各種不同的應用。 有一些特殊應用對可靠性特別具有挑戰性。首先，在某些應用中，環境使 IC 承受的壓力比典型的消費或辦公應用中的壓力大得多。例如，汽車、軍事和航空航天應用使 IC 承受極端温度和衝擊。此外，航空和天基應用也有更惡劣的輻射環境。 再者，基站等應用要求 IC 在高温下連續工作數十年，這使得加速測試的使用受到限制。

其次，有重要的應用（例如，植入式電子、安全系統），其中 IC 故障的後果比主流 IC 應用大得多。 一般來説，按比例縮小的 IC 不太“穩健”，這使得滿足這些特殊應用的可靠性要求變得更加困難。 存儲器、能量收集和能量存儲設備表現出它們特定的退化模式，這可能與晶體管的退化模式有很大不同，特別是突然擊穿而沒有預先退化的跡象。 神經形態和量子計算等新的計算範式對設備特性的穩定性/漂移提出了額外的要求。

可靠性工程的核心是每個故障機制的壽命分佈。 對於低故障率要求，我們對故障時間分佈的早期範圍感興趣。隨着縮放（例如，摻雜原子的分佈、化學機械拋光 (CMP) 變化和線邊緣粗糙度），工藝可變性有所增加。 同時，關鍵缺陷的尺寸隨着縮放而減小。 這些趨勢將轉化為故障分佈的時間分佈增加，從而導致首次故障時間縮短。 我們需要開發可靠性工程軟件工具（例如，屏幕、資格和可靠性感知設計）來處理設備物理特性可變性的增加，並實施嚴格的統計數據分析以量化可靠性預測的不確定性。

使用 Weibull 和對數正態統計分析故障可靠性數據已經很成熟，但是，不斷縮小的可靠性裕度需要更加仔細地關注統計置信區間，以便量化風險。由於新的故障物理機制（例如相關缺陷生成）可能導致與 Weibull 分佈的顯着偏差，從而使錯誤分析變得不直接，這使情況變得複雜。 偏置温度不穩定性 (BTI) 和熱載流子退化等幾個可靠性過程的統計分析目前在實踐中尚未標準化，但可能需要對電路故障率進行準確建模。

單一的長期可靠性困難挑戰涉及設備、結構、材料和應用中新穎的、顛覆性的變化。 對於此類顛覆性解決方案，目前幾乎沒有（如果有的話）可靠性知識（至少就它們在 IC 中的應用而言）。 這將需要付出大量努力來調查、建模（壽命分佈的統計模型和壽命如何取決於應力、幾何形狀和材料的物理模型），並應用所獲得的知識（新的內置可靠性、設計可靠性） 、屏幕和測試）。 開發這些新的可靠性能力的時間和金錢似乎也可能少於歷史記錄。因此，破壞性材料或設備會導致可靠性能力的破壞，並且需要大量資源來開發這些能力。

二、設備可靠性潛在解決方案

滿足要求的最有效方法是在每一代新技術的開發開始時提供完整的內置可靠性和可靠性設計解決方案。這將能夠找到最佳的可靠性/性能/功率選擇，並能夠設計出始終具有足夠可靠性的製造工藝。 不幸的是，如今這些能力存在嚴重差距，而且這些差距在未來可能會變得更大。 懲罰將是可靠性問題的風險增加和推動性能、成本和上市時間優化的能力降低。

人們普遍認為，最終的納米級設備從一開始就具有高度的變異性和高比例的非功能性設備。 這被視為納米級設備的固有特性。 因此，設計人員將不再可能考慮“最壞情況”的設計窗口，因為這會嚴重危害電路的性能。因此，為了解決這個問題，需要對電路和系統設計進行徹底的範式改變。

雖然我們還沒有做到這一點，但可變性的增加顯然已經是一個可靠性問題，正在考驗大多數製造商的能力。 這是因為可變性降低了壽命預測的準確性，迫使測試的設備數量急劇增加。 可變性和可靠性之間的耦合正在擠壓擴展的好處。

在某個時候，也許在路線圖結束之前，確保大型集成電路中的每一個晶體管都在規格範圍內運行的成本可能會變得太高而不實用。 因此，可能需要改變如何實現產品可靠性的基本理念。 這個概念被稱為彈性，即應對壓力和災難的能力。

一種可能的解決方案是在電路中集成所謂的解決方案和監視器，這些電路是感測性能即將耗盡的電路部件，然後在運行期間可以改變電路的偏置。 需要進一步探索和開發此類解決方案。 最終，將需要能夠動態重新配置自身以避免故障和故障設備（或更改/改進功能）的電路。

由於新材料的激增，可靠性評估變得越來越複雜； 調整到各種具體應用； 以及更短的工藝開發週期，可以通過更多地使用基於物理的微觀可靠性模型在一定程度上得到緩解，這些模型與材料結構模擬相關聯，並考慮原子級的退化過程。 這種模型的需求正在慢慢得到更廣泛的認可，它將減少我們對統計方法的依賴。

如上所述，這種方法既昂貴又耗時。 這些模型可以提供額外的優勢，因為它們可以相對容易地集成到緊湊的建模工具中，並且在應用於特定產品之前只需要進行有限的校準。

一些小的變化可能已經在悄然發生。 第一步可能只是微調可靠性要求以削減多餘的餘量，甚至可能具有特定於產品的可靠性規範。 更復雜的方法涉及容錯設計、容錯架構和容錯系統。 這方面的研究大大增加。 然而，器件可靠性與系統可靠性之間的差距非常大。 強烈需要進行設備可靠性調查以解決對電路的影響。 最近增加使用電路，例如SRAM 和環形振盪器着眼於許多已知器件的可靠性問題是一個好兆頭，因為它同時解決了電路靈敏度以及可變性的問題。

我們需要更多的設備可靠性研究來解決電路和系統方面的問題。 例如，大多數設備可靠性研究都是基於準直流測量。 目前還沒有關於電路運行速度下退化對器件影響的大量研究。 這種測量速度上的差距使得對器件退化對電路性能的影響進行建模變得困難且具有風險。

同時，我們必須滿足常規的可靠性要求。 這意味着深入瞭解每個故障機制的物理學和強大實用的可靠性工程工具的開發。 從歷史上看，在新一代技術開始生產之前需要很多年（通常是十年）才能開發所需的功能（研發是在表徵故障模式、推導經過驗證的預測模型以及開發可靠性和可靠性 TCAD 工具設計方面進行的） 鑑定技術的能力有所提高，但仍存在顯着差距。

可靠性能力的趕超需要可靠性研發應用的大幅增加和在比歷史時間尺度短得多的時間內獲得所需能力的聰明之處。 需要針對每種故障機制開發快速表徵技術、驗證模型和設計工具。 新材料（如備用溝道材料）的影響需要特別注意。 開發可靠性工具的設計可能需要取得突破，這些工具可以在合理的時間內對大部分 IC 進行高保真度仿真。 如上所述，還需要增加可靠性資源來應對短時間內引入的大量重大技術變革。

需求顯然很多，但一個具體的需求是最佳可靠性評估方法，該方法將提供相關的長期退化評估，同時避免可能產生誤導結果的過度加速測試。 這種需求是由工藝裕度的降低和可變性的增加驅動的，這大大降低了標準樣本量的壽命預測的準確性。 同時對大量設備施加應力的能力是非常可取的，特別是對於長期可靠性表徵。 以可管理的成本做到這一點是一項非常難以應對的挑戰，並且隨着我們遷移到更先進的技術節點而變得越來越難。 解決這個問題急需突破測試技術。