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本文來自格隆匯專欄：半導體行業觀察

封裝行業正在努力將小芯片（chiplet）的採用範圍擴大到幾個芯片供應商之外，為下一代 3D 芯片設計和封裝奠定基礎。

新的小芯片標準和用於確定給定基於小芯片的設計可行性的成本分析工具是兩個新的重要部分。與其他努力一起，他們目標是推動小芯片模型向前發展，儘管該技術仍存在挑戰和差距。

使用這種方法，封裝公司可以在庫中擁有具有不同功能和工藝節點的模塊化芯片或小芯片“菜單”。然後，芯片客户可以選擇這些小芯片中的任何一個，並將它們組裝在一個先進的封裝中，從而產生一種新的、複雜的芯片設計，作為片上系統 (SoC) 的替代品。

小芯片模型已被英特爾、AMD 和 Marvell 等公司證明有效，這些公司設計自己的小芯片和互連。現在，該行業的其他公司正在探索小芯片，主要是因為擴展對許多人來説變得過於困難和昂貴，而且遷移到新節點的功率和性能優勢正在縮小。高級封裝提供了一種在不同技術節點上組合芯片的經濟高效的方式，而小芯片則提供了增加互連 RC 延遲的解決方案。它們還承諾更快地開發複雜芯片，並且可以針對特定市場和應用進行定製。

傳統上，為了開發複雜的 IC 產品，供應商設計了一種將所有功能集成在同一芯片上的芯片。在隨後的每一代中，每個芯片的功能數量都急劇增加。在最新的 7nm 和 5nm 節點上，成本和複雜性飆升。（節點是指特定的過程及其設計規則。）

“設計新硅節點的成本正在上升，”谷歌高級技術開發工程師 Mudasir Ahmad 在最近的一次演講中説。“只是為了給你一個規模，現在做 5nm 芯片的成本與做 10nm 和 7nm 芯片的成本加起來差不多或差不多。它非常昂貴。”

雖然傳統方法仍然是新設計的一種選擇，但小芯片為客户提供了另一種解決方案。但與任何新技術一樣，chiplet 集成並不簡單。目前，基於小芯片的設計專門用於高端產品，而不是日常設計。即便如此，構建基於小芯片的模型也需要幾個部分。只有少數大公司擁有所需的內部專業知識和能力，其中大部分是專有的。

這將基於小芯片的方法的採用限制在少數人身上。但現在，行業正在努力使基於小芯片的設計更易於訪問。這些努力包括：

• ASE、AMD、Arm、谷歌、英特爾、Meta、微軟、高通、三星和台積電組成了一個新的小芯片聯盟。該小組發佈了一種新的開放式裸片到裸片互連規範，使小芯片能夠在封裝中相互通信。

• 開放域特定架構 (ODSA) 子項目正在對類似技術進行最後的潤色。ODSA 還剛剛發佈了一個新的成本分析工具，它有助於確定給定的基於小芯片的設計是否可行。

• 幾家封裝公司正在開發製造技術，以將基於小芯片的設計投入生產。

小芯片具有挑戰性

通常，要開發基於小芯片的設計，第一步是定義產品。然後，提出的基於小芯片的設計需要幾個部分，例如產品架構、已知良好的芯片 (KGD) 和芯片到芯片的互連。它還需要完善的製造策略。

KGD 是設計中使用的裸片或小芯片。芯片到芯片互連允許小芯片在設計中相互通信。通過開發或採購這些部件，芯片客户可以開發基於小芯片的設計，至少在紙面上是這樣。

但最大的問題是該設計是否可行或具有成本效益。這可能是一個主要的絆腳石，阻止了對風險不利的芯片客户考慮小芯片。

為了幫助這裏的客户，ODSA 發佈了一個成本分析軟件工具，其中包括開發基於小芯片的設計所涉及的所有可能組件和成本的電子表格。

“沒有通用規則説你應該總是做小芯片，或者你不應該做。這一切都取決於特定的應用程序，”谷歌的Mudasir Ahmad説。“我們需要一個可用於每個應用程序的模型來提供反饋。[使用電子表格，芯片客户]（With the spreadsheet, chip customer）可以使用通用框架將數據輸入其中。然後他們可以嘗試瞭解為特定應用程序製作小芯片是否有意義。”

成本不是唯一的因素。工程師還必須考慮小芯片的挑戰。根據Ahmad的説法，以下是其中一些挑戰：

• 報廢成本：如果一個小芯片在一個或多個最終設計中失敗，則設備可能會報廢。這增加了廢品成本。

• 測試：為了最大限度地減少廢品損失，設計需要更多的測試覆蓋率。

• 良率：封裝複雜性可能會影響整體良率。

• 性能：將信號從一個芯片移動到另一個芯片可能會降低產品的性能。

商業模式是另一個挑戰。“如果您有不同的供應商提供不同的零件，並且您將它們全部放在一個封裝中，那麼誰負責什麼？誰承擔失敗的責任？” Ahmad問道。

架構、KGD、互連

成本和技術挑戰只是小芯片等式的一部分。客户還必須定義產品併為設計選擇架構。

這裏有很多選擇。客户可以將芯片集成到現有的高級封裝或新架構中。

扇出是一種選擇。在扇出封裝的一個示例中，DRAM裸片堆疊在封裝中的邏輯芯片上。

在高端系統中使用，2.5D是另一種選擇。在 2.5D 中，裸片堆疊在中介層上，或並排連接。中介層包含硅通孔(TSV)，它提供了從die到電路板的電氣連接。在一個示例中，ASIC 和高帶寬存儲器(HBM) 並排放置在中介層上。HBM 是 DRAM 內存堆棧。

另一種選擇是將小芯片合併到新的 3D 架構中。例如，英特爾正在開發一種 GPU 架構，代號為 Ponte Vecchio。該器件在一個封裝中集成了 5 個不同工藝節點的 47 個tiles或小芯片。

圖 1：高性能計算封裝的不同選項，基於中介層的 2.5D 與基板上扇出芯片 (FOCoS)。資料來源：ASE

圖 2：2.5D 封裝、高密度扇出 (HDFO)、帶橋接封裝和小芯片的更多示例。資料來源：安靠

任何基於小芯片的架構都需要已知良好的裸片，即滿足給定規格的裸片。如果沒有 KGD，封裝可能會出現低良率或在現場失敗。

“我們收到裸片，然後將它們放入封裝中，以提供具有功能的產品，” ASE工程和技術營銷總監Lihong Cao在最近的一次活動中説。“關於 KGD，我們希望通過良好的功能對其進行全面測試。我們希望它是 100%。”

這不是唯一的挑戰。在一個封裝中，一些die是堆疊的，而另一些則位於其他地方。因此，您需要一種使用裸片到裸片互連將一個裸片連接到另一個裸片的方法。

今天的小芯片設計使用專有互連連接芯片，這限制了該技術的採用。“小芯片成為新 IP 的最大障礙是標準化，” QP Technologies的母公司 Promex 總裁兼首席執行官 Richard Otte 説。“必須在小芯片之間建立標準/通用通信接口，才能在多個封裝供應商之間實現這一點。”

好消息是，有幾個組織正在為小芯片開發開放的裸片到裸片互連標準。目前有幾種相互競爭的技術，尚不清楚哪種技術會勝出或如何將它們結合起來。

ODSA 正在準備一種名為 Bunch of Wires (BoW) 的芯片到芯片互連技術。其他 die-to-die 技術包括高級接口總線 (AIB)、CEI-112G-XSR 和 OpenHBI。

在最新的努力中，由英特爾、三星、台積電和其他公司支持的新小芯片聯盟發佈了 UCIe，這是一個涵蓋芯片到芯片 I/O 物理層、芯片到芯片協議和軟件堆棧的規範。

上述所有規範都定義了封裝內小芯片之間的標準互連，但它們都是不同的。“UCIe 和 BoW 都是開放規範，定義了封裝內小芯片之間的互連，並支持開放的小芯片生態系統。但它們與如何定義層和優化應用程序不同，”ASE 的曹説。

事實證明，沒有一種互連技術可以滿足所有需求。工程師將選擇滿足給定應用程序要求的選項。“各種標準之間存在重疊子集的區域，” JCET首席技術官 Choon Lee 説。“因此，堅持一個標準可能沒有重要意義。通常，小芯片的功能塊由設備製造商定義。他們知道如何優化小芯片之間的互連。”

Chiplet 堆疊/綁定選項

一旦定義了chiplet 架構、KGD 和互連，下一步就是確定將產品投入生產是否有意義。

和以前一樣，可以在代工廠、內存製造商或 OSAT 製造和組裝封裝或類似小芯片的設計。一些（但不是全部）代工廠和內存製造商擁有自己的內部封裝組裝業務。

每個供應商都有不同的能力。每個人都在開發一種或多種不同的方法來將不同的小芯片組裝、堆疊和粘合在一起。先進的鍵合技術包括熱壓、激光輔助和銅混合鍵合。

熱壓鍵合 (TCB) 和激光輔助鍵合 (LAB) 都使用帶有銅微凸塊的傳統倒裝芯片工藝。在這個過程中，銅凸點形成在芯片上，然後使用倒裝芯片鍵合器、LAB 或 TCB 將器件鍵合到另一個結構。相比之下，銅混合鍵合使用銅互連而不是傳統的凸塊來堆疊和連接die。

傳統的倒裝芯片工藝用於製造多種封裝類型。一種稱為球柵陣列 (BGA) 的類型用於多種芯片應用。

為了製造 BGA 封裝，該過程首先在晶圓廠的晶圓上製造芯片。然後，在晶圓的一側形成基於焊料材料的微小銅凸點。凸塊由帶有薄鎳擴散屏障的銅柱和錫銀焊帽組成。

銅凸塊將一個die連接到另一個die或封裝中的基板。這些凸塊在不同結構之間提供了小而快速的電連接。製作銅凸點是眾所周知的工藝。

圖 3：Microbump 工藝流程。

資料來源：John Lau，Unimicron

一旦在硅片上製造了凸塊，芯片就會被切割。然後，該設備經過傳統的倒裝芯片工藝。

首先，將裸片放置在倒裝芯片鍵合機中。通常，倒裝芯片鍵合機用於以 300μm 至 50μm 的凸塊間距堆疊和鍵合裸片。今天的凸塊間距延伸到 40µm 及以下。（間距是指裸片上相鄰凸塊之間的空間。）

“許多倒裝芯片器件不需要細間距，”Kulicke & Soffa (K&S) 的首席技術官 Bob Chylak 説。“倒裝芯片鍵合機取出芯片，將焊球浸入助焊劑中，然後將它們放置在 PCB 上。”

這個過程重複幾次。最終，幾個裸片被放置在 PCB 上，有時稱為裸片基板。然後，它經歷一個大規模迴流過程。“PCB 通過迴流爐，迴流爐熔化焊料，然後將其固化，”Chylak 説。

在迴流工藝之後，PCB 上的die會進行清潔步驟。然後，系統會在 PCB 上的每個凸塊die上注入模塑料。國立中山大學研究員 Wan-Chun Chuang 在一篇論文中説：“[這密封]了所有組件，保護了設備內部的芯片和凸塊。”

然後，將較大的 C4 焊球植入基礎 PCB 基板下方。最後，將 PCB 上的管芯切塊，創建單獨的 BGA 封裝，每個單元內部都有管芯。

該行業需要一種不同的解決方案來使用最先進的銅微凸塊，包括 40μm 或更緊密的間距。但在這些間距上使用傳統的倒裝芯片鍵合機具有挑戰性。對於更細的間距，一些封裝公司將 TCB 用於 40μm 至 10μm 凸塊間距的芯片堆疊和鍵合應用。

通常，TCB 用於 2.5D/3D 封裝的芯片堆疊和鍵合。

圖 4：2.5D/3D 系統架構。銅微凸塊連接中介層和基礎管芯。資料來源：拉姆布斯

在 TCB 工藝中，使用傳統的凸塊工藝在die上形成微小的銅凸塊。但是，在這種情況下，凸點更小，間距更小。然後，封裝公司不再使用傳統的倒裝芯片鍵合機，而是使用 TCB 工具。

“不是加熱整個電路板和上面的所有芯片，而是熱壓鍵合機抓住芯片，像普通倒裝芯片一樣將其浸入助焊劑中，然後將其放置在 PCB 上，”K&S 的 Chylak 説。“鍵合頭中有一個加熱器。這加熱到超過將芯片固定到位的焊料的熔點。然後它冷卻下來，使焊料凝固。”

同時，鮮為人知的選項 LAB 也是可行的。在 LAB 工藝中，使用傳統的凸塊工藝在管芯上形成微小的銅凸塊。

然後，將凸塊裸片和基板放置在 LAB 工具中。該系統使用激光產生的熱量將管芯對齊並粘合到基板上。

“（實驗室設備）具有紅外激光源（980nm 波長）和光學系統（均質器），可產生尖鋭且均勻的激光束，能夠以極高的升温速度選擇性地加熱目標區域。JCET 高級研發工程師 Wagno Alves Braganca 在一篇論文中表示：. 其他人也為這項工作做出了貢獻。

在 LAB 系統中，鍵合過程在不到一秒的時間內發生，熱應力低。LAB 比 TCB 快，但它需要來自特定供應商的專用設備。

Amkor 和 JCET 正在開發 LAB。該技術自 2019 年左右開始投入生產。“LAB 一直在生產高性能計算應用，在這些應用中，由於翹曲或殘餘應力導致的非濕凸塊或開裂可能至關重要，” JCET的 Lee 説。

OSAT 希望將 LAB 推至 10μm 間距左右。“我們已經使用銅無鉛凸塊和我們的激光輔助鍵合方法演示了低至 10μm 的間距。我們的產品符合 20μm 間距領域的要求。這些都是晶圓上芯片，而且大多是特種傳感器，” Amkor高級封裝開發和集成副總裁 Michael Kelly 説。

混合鍵合

TCB 和 LAB 都延伸到 10μm 凸點間距。除此之外，該行業還需要一種新的解決方案，即銅混合鍵合。在這裏，想法是使用細間距銅連接直接堆疊和連接die，而不是傳統的微凸塊。

銅混合鍵合併不新鮮。2005 年，Ziptronix 推出了一種稱為低温直接鍵合互連 (DBI) 的技術，被認為是銅混合鍵合的第一個版本。（2015年，Tessera收購了Ziptronix。2017年，Tessera更名為Xperi。）

2015 年，索尼獲得了 DBI 許可，並在其 CMOS 圖像傳感器生產線上實施了該技術。其他圖像傳感器供應商也獲得了 DBI 許可。

對於 CMOS 圖像傳感器，供應商遵循晶圓間混合鍵合工藝流程。首先，在一個晶圓廠中處理兩個不同的晶圓。第一個晶圓由大量處理器裸片組成。第二個晶圓由大量像素陣列管芯組成。

目標是將每個像素陣列die堆疊在每個處理器管芯之上。為此，將兩個硅片插入硅片鍵合機中。鍵合機對齊每個芯片並使用兩步鍵合工藝將它們連接起來。首先它形成電介質-電介質鍵，然後是金屬-金屬連接。最後，晶圓上的die被切割和封裝，形成圖像傳感器。

使用 Xperi 的 DBI 工藝，索尼和 OmniVision 正在生產分別採用 3.1μm 和 3.9μm 間距的 CMOS 圖像傳感器。

現在，業界正在開發用於 3D 芯片和封裝應用的銅混合鍵合。AMD、Graphcore 和 YMTC 已經發布了來自不同供應商的使用混合鍵合的產品。其他人在研發。

在封裝中，混合鍵合用於晶圓到晶圓和芯片到晶圓的鍵合。在die-to-wafer中，兩個帶有芯片的晶圓在晶圓廠中進行加工。然後，第一晶片上的芯片被切割並使用混合鍵合鍵合到第二晶片。

圖 5：Xperi 的芯片到晶圓混合鍵合流程。資料來源：Xperi

芯片到晶圓為封裝客户提供了更多選擇，但這是一個具有挑戰性的過程。“CMOS 圖像傳感器是通過晶圓對晶圓混合鍵合形成的，其中鍵合芯片的佔位面積相似，並且兩個晶圓都具有足夠高的良率以及成熟的硅供應鏈和工藝，”Xperi產品營銷副總裁Abul Nuruzzaman 説，。“在 2.5D 或 3D 高級封裝中，有時需要芯片到晶圓的鍵合技術。它還需要 KGD、不同的裸片尺寸以及來自不同技術節點或晶圓尺寸的裸片。切割、芯片處理和組裝必須與混合鍵合工藝兼容，這對行業來説相對較新。”

除了 Xperi，Imec、英特爾、Leti、美光、三星和台積電也在開發銅混合鍵合工藝。

所有銅混合鍵合工藝都是相似的。首先，所需的芯片設計在晶圓廠的兩個晶圓上進行處理。然後，每個晶圓在晶圓廠中都經過一次大馬士革工藝。為此，將介電材料沉積在晶片的一側。在材料上，為晶圓上的每個裸片圖案化和蝕刻微小的通孔。

然後將銅材料沉積在硅片上。然後，化學機械拋光 (CMP) 工具拋光表面。剩下的是每個芯片的微小通孔中的銅金屬化材料。暴露的銅通孔代表焊盤。

硅片的表面必須是原始的，沒有缺陷。因此，在 CMP 之後，使用計量工具檢查表面拓撲結構是否存在缺陷。然後，將芯片切割在一個硅片上。使用晶圓鍵合機，將die堆疊並鍵合到第二個晶圓上。然後切割最終的鍵合芯片。

這是一個具有挑戰性的過程。在流動過程中，不需要的顆粒和缺陷可能會出現在模具上。顆粒會導致焊盤出現空洞。即使一個 100nm 的粒子落在焊盤上，也可能導致數百個連接失敗。

結論

迄今為止，只有少數供應商開發和製造了基於小芯片的設計。為了更廣泛地採用該技術，幾個關鍵部分正在到位。

鑑於在先進節點開發芯片的成本不斷上升，業界比以往任何時候都更需要小芯片模型。