臺積電與三星開啓“全戰”模式

格隆匯 07-09 09:33

本文來自格隆匯專欄：半導體行業觀察，作者：暢秋

本週，據韓國媒體報道，三星韓國華城（Hwaseong）晶圓廠V1的不良率過高，仍需克服良率問題。該廠是目前三星最先進的晶圓廠，於2020年2月啓動生產，是全球首座將EUV設備導入7nm製程的產線。不過，多名業界人士透露，該廠自量產以來，先進製程的良率提升速度遲緩，部分5nm芯片的良率甚至不到50%。

對晶圓代工廠而言，良率是爭取訂單的關鍵，一般來說，這一關鍵指標必須超過95%，才能被業界廣泛接受。

業界認爲，三星的晶圓代工業務有先天弱點，即旗下設有負責手機AP設計的系統LSI部門，爲避免技術外流，高通和英偉達等客戶較傾向委託臺積電代工。

近一年以來，隨着先進製程技術不斷成熟，三星也在不斷加緊追趕臺積電的腳步，無論是7nm，還是5nm，以及還未量產的3nm，爭奪似乎越來越激烈。這也促使臺積電不斷加大研發和擴充產能投入力度，這樣的競爭顯然是有利於廣大客戶的。

先進製程量產情況

這裏所說的先進製程，主要是指7nm及更先進製程。

7nm製程方面，有統計顯示，在2020年，三星每月的產能約爲2.5萬片晶圓，而臺積電每月約爲14萬片，而在5nm方面，雙方的差距更大，三星每月約爲5000片晶圓，而臺積電每月約爲9萬片。由此看來，在先進製程產能方面，臺積電明顯領先於三星。

而在製程工藝方面，三星一直在追趕臺積電，特別是在5nm方面，三星的低功耗版本5LPE性能比7nm的提升了10％，而在相同的時鐘和複雜度下，功耗可降低20％。據悉，5LPE在原始工藝中增加了幾個新模塊，包括具有智能擴散中斷（Smart Diffusion Break：SDB）隔離結構的FinFET，以提供額外的性能，第一代靈活的觸點設置（三星的技術類似於英特爾的COAG，有源柵上的觸點），可用於低功耗的鰭式器件。

三星表示，5LPE在很大程度上與7LPP兼容，這樣，5LPE設計可以重新使用至少一些爲原始工藝設計的IP，從而降低了成本並加快了上市時間。但是，對於可以充分利用SDB等優勢的IP，三星建議重新設計。

另外，三星代工負責人表示，該公司已完成第二代5nm和第一代4nm產品的設計。

客戶方面，2020年，三星將其晶圓代工廠產能的60％用於其公司內部使用，主要用於智能手機的Exynos芯片。其餘產能分給客戶，包括高通（20％），另外20％由英偉達、IBM和英特爾瓜分。而隨着三星在2021年增加7nm、5nm等製程的產能，其自用比例將會下降，可能降至50％，更多滿足客戶需求。

臺積電方面，7nm產能已經非常穩健，在此基礎上，不僅是5nm，該公司還在6nm製程方面不斷進行拓展，就在近期，臺積電還發布了6nm RF（N6RF）製程，將先進的N6邏輯製程所具備的功耗、效能、面積優勢帶入到5G射頻（RF）與WiFi 6/6e解決方案。相較於前一世代的16nm射頻技術，N6RF晶體管的效能提升超過16%。臺積電表示，N6RF製程針對6GHz以下及毫米波頻段的5G射頻收發器研發，可大幅降低功耗和麪積。

5nm方面，臺積電表示，由於客戶對5nm需求強勁，該公司5nm系列在2021年的產能擴充計劃比2020年會翻倍，2022年比2020年增長3.5倍以上，並在2023年達到2020年的4倍以上.

臺積電還推出了5nm的最新版本－N5A製程，目標在於滿足汽車應用對於運算能力日益增加的需求，例如支持人工智能的駕駛輔助及數字車輛座艙。

目前，位於臺南的晶圓18廠第1、2、3、4期是5nm生產基地，其中，第1、2、3期已經開始量產，4期正在興建中。

4nm方面，臺積電表示，與5nm設計法則幾近兼容的4nm加強版減少了光罩層，進一步提升了效能、功耗效率、以及晶體管密度，預計於2021年第3季度開始試產。據悉，4nm製程工藝將繼續把芯片尺寸縮小6%，同時帶來功耗和性能上的進一步改善，比如與FinFET晶體管相比，能夠實現更嚴格的閾值電壓（Vt）控制，Vt是半導體電路工作所需的最小電壓，即使是最輕微的變化，也會對芯片的設計造成束縛、並導致性能下降，臺積電則取得了15% 的提升。

3nm方面，臺積電將於下半年試產，預計2022年實現量產。而三星於近期成功流片，但量產時間恐怕要晚於臺積電。

由於3nm技術難度很大，如果三星美國工廠生產3nm製程芯片，按照正常進度，目前還處於初步計劃階段的德州奧斯汀晶圓工廠，在2023年前還難以正式量產。相較於臺積電3nm製程將於2022年量產，這對於力求趕超臺積電的三星來說，壓力太大。因此，預計三星要量產3nm芯片，還要依靠韓國本土晶圓廠。

就產能而言，臺積電南科廠3nm的單月產能計劃爲5.5萬片起，2023年，有望達到10.5萬片。三星還沒有相應的產能規劃。

先進製程客戶方面，臺積電的頭部客戶包括蘋果，博通，AMD，聯發科，英偉達，高通和英特爾等。最近有消息稱，蘋果和英特爾將分食掉臺積電的首批3nm產能，目前，這兩家正在與臺積電密切合作，進行相應產品的測試工作。

先進封裝保駕護航

先進製程工藝對封裝提出了更高要求，或者說，先進封裝在一定程度上可以彌補製程工藝的不足。因此，最近幾年，臺積電和三星不斷在先進封裝技術方面加大投入，爭取把更多的先進技術掌握在自己手中。

將芯片從2D平鋪封裝改成3D立體式堆疊式封裝已經成爲半導體業界的共識，這種在第三維度上進行拓展的封裝技術能夠有效降低整個芯片的面積，提升集成度。

臺積電推出了3DFabric系統整合方案，其針對高效能運算應用，將於2021年提供更大的光罩尺寸，以支持整合型扇出封裝（InFO），以及CoWoSR封裝方案，運用範圍更大的佈局佈線來整合小芯片及高帶寬內存。

此外，芯片堆棧於晶圓之上（CoW）的版本預計今年完成7nm的驗證，並於2022年在新的全自動化晶圓廠開始生產。

針對移動應用，臺積電推出了InFO_B，將移動處理器整合於輕薄精巧的封裝中，提供強化的效能與功耗效率，並支持移動應用器件封裝時所需的動態隨機存取內存堆棧。

三星研發的3D封裝技術爲X-Cube，該技術利用TSV封裝，可讓多個芯片進行堆疊，製造出單一的邏輯芯片。

三星在7nm製程的測試過程中，利用TSV 技術將SRAM 堆疊在邏輯芯片頂部，這也使得在電路板的配置上，可在更小的面積上裝載更多的存儲單元。X-Cube還有諸多優點，如芯片間的信號傳遞距離更短，以及將數據傳送、能量效率提升到最高。

三星表示，X-Cube可讓芯片工程師在進行定製化解決方案的設計過程中，能享有更多彈性，也更貼近他們的特殊需求。

半導體設備水漲船高

先進製程對半導體設備提出了更高要求，特別是EUV光刻機，成爲了行業明星。

有專家分析，臺積電Fab 18廠第三期在2021年第一季度開始量產，5nm生產線全數到位，每月可提供超過9萬片的投片產能。另外，臺積電以7nm製程優化而來的6nm製程也同樣產能吃緊。高通和聯發科除了7nm製程增加投片，其5G處理器將採用6nm製造。英特爾也會採用臺積電6nm製程製造GPU產品。

臺灣地區產業分析人士認爲，截至2021年底，臺積電將拿到55臺ASML的EUV光刻機，三星爲30臺。

三星副董事長李在鎔於2020年10月訪問了ASML總部，並希望後者在2020年交付9臺EUV光刻機、在2021年後每年交付20臺EUV光刻機。

根據該假設得出的結論，臺積電在2021-2015年，總共需要292臺EUV光刻機，每年平均需新增58臺。如果自2021年以後，臺積電平均每年需要近60臺EUV光刻機，加上三星每年需要20臺，一共年需求爲80臺左右。

除了EUV，先進製程還需要其它較爲特殊的設備，如APMI（光化圖案掩膜檢查）系統和製造掩膜的電子束寫入器。當芯片製程小於5nm時，這兩種設備將決定生產率和質量。像EUV光刻系統一樣，這兩種設備也僅由單個製造商提供。

電子束寫入器扮演“畫筆”角色，將集成電路布圖印刷到掩模上，這對於在光刻過程中將集成電路布圖印刷到晶圓上是絕對必要的。由日本的NuFlare製造的電子束寫入器目前用於基於ArF的光刻工藝。

但是，NuFlare的電子束編寫器很難在EUV環境下充分發揮其潛力。EUV光刻工藝要求在單個掩模中快速印刷各種精細的集成電路，而NuFlare的具有單個E束以印刷掩模圖形的單束方法會大大降低生產率。目前，出現了一種基於多光束的新解決方案，該方法在240,000個密集排列的電子束同時移動時繪製圖案。據報道，該方法的生產率比單束方法快得多，該方法被認爲非常先進。

EUV掩模的高科技檢查系統也吸引了人們的注意力，因爲它能夠檢查基於複雜結構的EUV掩模，比目前使用ArF光源的檢查系統更精確，更緊密。這個新的檢查系統在將掩模引入生產線之前和之後進行檢查。業界將此係統稱爲APMI系統。

問題在於，像EUV光刻系統一樣，多光束寫入器和APMI系統也都是由單個公司製造的。奧地利的IMS和日本的Lasertec是世界上唯一分別提供多光束記錄器和EUV掩模檢測系統的公司。

據報道，他們的年生產能力甚至沒有達到10個單位。因此，對於芯片製造商而言，要爲基於EUV的工藝配置大規模生產系統，以確保生產率和質量，但又很可能無法及時確保這些系統正常運行，成爲了一個困擾它們的難題。

結語

在7nm、6nm、5nm，以及即將量產的4nm和3nm製程技術日臻成熟的情況下，晶圓代工廠在產能、封裝、半導體設備等方面進入“全面戰爭”狀態，且競爭越來越激烈，廠商方面，雖然目前只有臺積電和三星兩家，但隨着英特爾晶圓代工業務的展開，以及其先進製程技術的成熟和量產，這些爭奪戰恐怕會更加激烈。這些對於廣大客戶來說，無疑是福音。